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在高速PCB設(shè)計(jì)中，如何解決信號(hào)的完整性問(wèn)題？

發(fā)布時(shí)間 :2016-03-23 17:27 閱讀 : 來(lái)源 :技術(shù)文章責(zé)任編輯 :深圳宏力捷admin
在高速PCB設(shè)計(jì)中，如何解決信號(hào)的完整性問(wèn)題？
　　信號(hào)完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。
解決的方式是靠端接(termination)與調(diào)整走線的拓樸。


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